verilog里面always 与reg分别代表什么意思，有什么功用？为什么只对输出用reg，对输入不用？
以输出为特征的寄存器仅在时钟边缘上更改。因此，分配价值必须始终在教育中。
线程的类型是组合逻辑，类似于某些非或XOR栅极电路，它可以随时包含在块中的各处。
verilog中reg和wire类型的区别和用法
REG等同于内存单元，电线等效于Verilog中变量中物理数据的物理连接。定义时，必须将这两种类型的变量设置为位宽度，默认变量为1 位。
变量中的每个位均为0、1 ，x，z。
其中x设置了一个最初没有预设的变量，或者是由两个或多个驱动器设备尝试引起的线性变量，以引起不同的值。
Z表示高电阻状态或浮动量。
线性数据包括电线，WOR，WOR和其他类型。
两者之间的差异如下： 也就是说，寄存器数据仍在最后一个分配中，但是线性数据需要一个可以由NET/REG驱动的连续驱动输入端口，但是输入端口仅作为NET作为NET/REG类型，输出端口是一个过程块仅声明双向端口，您不能将INOUT端口声明为寄存器类型。
仅当它是网络类型时才可能。
********************************************************** ********************************************************** **** ************************************************************************************* *****电线是指直接访问。
也就是说，只要输入变化，输出就会立即无条件地反映。
如果未指定，则默认值为1 位线类型。
特别是，指定多个位置的电线类型或使程序易于阅读。
电线仅通过分配连续分配，并且REG最初始终且始终分配。
电线用于连续分配语句中，REG用于程序分配语句。
连续分配语句允许您立即在表达式左侧的表达式右侧更新计算结果。
为了理解，它等效于直接连接到与对应于电线的方程右侧的线直接连接。
在过程分配语句中，表达式的计算结果放置在特定条件的触发器变量中，并且该变量可以声明为reg类型。
根据触发条件，过程分配语句可以对不同的硬件结构进行建模。
在低级别，此硬件模型是闩锁。
输入端口可以由电线/REG驱动，但是输出端口是无线/REG类型，并且只能驱动到输出端口，当该过程块在过程块中时，过程块是REG类型。
外部分配是净类型。
您不能使用关键字注册双向端口。
简而言之，硬件描述语言有两种用途。
1 模拟，2 综合的。
从这两个角度考虑电线和REG。
********************************************************** *******从模拟的角度来看，HDL语言面对编译器（Modelsim等等），这等同于软件想法。
在这一点。
***********************************************************************************************从全面的角度来看，HDL语言面对合成器（例如DC），需要考虑电路的观点。
目前，1 电线类型变量通常在块reg变量中始终具有两种情况。
（1 ）始终（AORBORC），即时钟边缘，组合逻辑（2 ）始终与逻辑（2 ）结合（2 ），并且始终姿势，即通常触发组合逻辑（flip-flop））是包含的时间序列逻辑，它包括）。
一般而言，在设计中，尚不清楚上一个阶段是寄存器输出还是组合逻辑输出。
因此，在此阶段是电线或电线类型。
输出信号取决于您，以确定其是寄存器输出还是组合逻辑输出。
但是，通常，整个设计的外部输出（即顶级模块的输出）应为具有相对稳定且改进的风扇输出功能的寄存器输出。
在线等~verilog 中，output a，为什么后面还要写reg a ？？
REG表示选项卡类型变量。使用时间逻辑编程时，通常定义它。
输出意味着此变量是输出。
实际上，两者之间没有直接的连接，但是如果此变量既是时间逻辑的变量（TAB类型），又是输出，则需要将指令称为雨类型。
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